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（原标题：颠覆中介层，玻璃来了！）

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玻璃中介层相沿镶嵌基板的芯粒与成功堆叠于顶部的芯粒（chiplets）之间的3D堆叠，这是硅中介层无法终了的。在本运筹帷幄中，咱们通过要道系统级策画（包括面积、线长、信号完好意思性、电源完好意思性和热完好意思性）论证了玻璃中介层相较于硅中介层在这种堆叠情势下的上风。咱们讹诈芯粒和中介层的GDS领土想象以及签核仿真终分解这一宗旨。

实验标明，玻璃中介层比较硅中介层可终了2.6倍的面积优化、21倍的线长镌汰、全芯片功耗责备17.72%、信号完好意思性普及64.7%、电源完好意思性改善10倍，但温度会升高15%。

小序

如今及明天，普及高复杂度系统良率的一个可行方法是将系统差别为“芯粒”。这些芯粒需集成以组成完好意思系统。字据物理结构，芯粒集成有两种类型：2.5D中介层集成和3D堆叠集成。2.5D集成因允许在中介层上集成多个现成芯粒或复用不同时刻节点的学问产权 (IP)（异构集成），成为颇具劝诱力的聘请。在2.5D集成中，芯粒以倒装芯片情势并列置于中介层封装顶部，如图1 (a) 所示。此外，它们通过再漫衍层 (RDL) 荟萃，RDL是无源中介层基板上的金属层，用于提供芯粒间的横向荟萃并从外部电源分拨电力。常见的中介层封装材料有硅、有机材料和玻璃。

在3D集成中，多个芯粒相互堆叠，并通过带微凸点的硅通孔（TSV）荟萃。硅中介层和有机中介层均依赖基于TSV的荟萃情势，由于TSV尺寸较大，导致带宽较低且支拨显耀。然则，玻璃是独一允许将芯粒抛弃在基板内的材料，这为镶嵌芯片与顶部传统倒装芯片之间自然提供了3D堆叠智商。此外，玻璃中介层还提供了将芯粒成功镶嵌基板的低资本有筹划。这种镶嵌智商相沿镶嵌芯片与成功装配在顶部的传统倒装芯片之间形成3D堆叠配置。而况，玻璃中的互连间距和玻璃通孔（TGV）直径正逐渐与硅中的相称，这使得玻璃比较硅成为2.5D异构集成的有劲候选有筹划。

此前的运筹帷幄已对玻璃和硅中介层的工艺及性能进行了比较。然则，该分析仅在封装层面开展，未触及全芯片想象。因此，高密度荟萃的影响尚未得到考量。另一项运筹帷幄运筹帷幄对硅中介层与有机中介层进行了系统级比较。但玻璃中介层与其他先进中介层在相沿芯片镶嵌基板的3D堆叠场景下的系统级对比，尚未开展。

在本文中，咱们探索了玻璃中介层在如图1（b）所示的非TSV“5.5D”堆叠中的芯粒集成后劲，其中芯粒之间同期存在垂直和横向荟萃。咱们还与行业中常见的先进（SOTA）中介层（如硅中介层和有机中介层）进行了详备对比。咱们的孝敬如下：

采取5.5D堆叠情势，讹诈玻璃中介层协同想象了具有商用品性的RISC-V治理器芯粒与中介层。

对最终想象的功耗、性能、面积 (PPA)、信号完好意思性 (SI)、电源完好意思性 (PI) 和热完好意思性 (TI) 进行了详备分析，以凸起玻璃中介层相较先进中介层的上风。

咱们从PPA和中介层分析角度进行资本量化分析，初次通过签核品性想象与精准仿真，助力估算5.5D堆叠中玻璃中介层的制形资本。

玻璃中介层制造

连年来，由于玻璃具有精采的机械、电气和热性能，其行为中介层基板已被平方运筹帷幄。在构建由大量芯粒组成的系统时，将玻璃加工成大尺寸面板的智商展现出一大上风。玻璃的光滑名义无意以较低资本在大尺寸面板上终了与硅中介层访佛的高密度布线。文件中已展示的镶嵌芯片的玻璃中介层的最小线宽/间距为2微米。

如图1所示，咱们提倡的“5.5D”中介层架构依赖于将芯片镶嵌玻璃腔体的智商，以通过再漫衍层（RDL）形成短距离的芯片间“微过孔”互连。玻璃中的盲孔或通孔可通过湿法刻蚀或激光钻孔工艺加工，其中腔体深度可通过优化刻蚀速度或激光焦点进行限定。由于镶嵌芯片导致的RDL名义抵御整问题，可通过名义平坦化工艺来缓解。RDL上微过孔的最小直径陆续受电介质层厚度闭幕。在团聚物上使用紫外激光钻出的微过孔，其宽深比陆续为1:1。RDL采取半加成图案化工艺制造，其中使用50纳米厚的钛层来改善铜布线与电介质之间的黏遵循。图2展示了各式制造闭幕，举例RDL过孔、镶嵌芯片、玻璃通孔（TGV）和RDL导线。

想象与仿真建树

A.

架构基准

咱们采取RISC-V OpenPiton架构行为基准，如图3所示。OpenPiton芯片想象包含2个OpenPiton内核。每个内核通过内核内的片上聚积 (NOC) 路由器荟萃。每个OpenPiton内核包含计较模块（内核、浮点单位 (FPU) 和CPU缓存交叉开关 (CCX)）、内存模块（L1缓存、L2缓存和L3缓存）以及片上聚积 (NOC) 路由器。

咱们采取基于档次的差别方法，将每个OpenPiton单核差别为两部分。领先，将L3缓存偏执粘合逻辑归为存储芯粒，其余模块行为逻辑芯粒。通过这种分组，咱们确保两个芯粒之间的切割尺寸最小，从而在探究每个I/O引脚凸点间距管理的情况下，使芯片尺寸最小化。

由于两个OpenPiton内核之间的荟萃限度较大，包含6条64位总线和20个限定信号，受限于微凸点间距管理，为保证践诺的单位讹诈率，I/O凸点无法一起打发在芯粒上。因此，咱们插入了SerDes模块，将荟萃数目从64位并行线减少至8位串行线，限定信号则保抓不变。OpenPiton内核之间的荟萃数为68，而单个内核里面的荟萃数为231。

B.

芯粒/中介层协同想象过程

咱们的想象过程如图4所示，包括芯粒和中介层想象，并进行分析，涵盖PPA仿真、中介层想象分析、SI、PI和TI分析。想象过程包含两种芯粒差别方法：基于档次的差别和扁平化差别。本运筹帷幄采取基于档次的差别（左分支）。字据第三节（一）中的OpenPiton架构，咱们领先生成具有两个内核配置的OpenPiton芯片想象的寄存器传输级 (RTL)。然后字据图3(a)差别模块，并使用特定工艺节点的工艺想象套件(PDK)详细网表。每个逻辑和内存芯粒网表会为每个OpenPiton内核重叠使用。

芯粒间的荟萃被视为芯片外荟萃，因此I/O驱动器是满足宗旨时序的必需组件。咱们想象的芯片间I/O驱动器相沿从中介层想象中领先赢得的最大互连长度，并将其插入每个I/O引脚的芯粒网表中，然后使用Cadence Innovus进行芯粒想象。临了，咱们使用Cadence Tempus分析芯粒的PPA。

在中介层想象设施中，咱们导入芯粒占位面积和中介层堆叠信息（如金属层、电介质、过孔和基板）。将电源分拨聚积 (PDN) 插入中介层，并使用西门子Xpedition器用进行布线。接下来，从中介层领土分析SI、PI和TI。临了，通过仿真考据系数想象，确保满足性能、功耗和热管理。

C.

中介层想象按次

咱们按照表1中界说的想象按次终分解玻璃、硅和有机中介层。关于玻璃中介层，咱们参考了佐治亚理工学院封装运筹帷幄中心（PRC）的制造智商规格，该中心无意制造线宽和间距均为2微米的雅致无比透露。微凸点间距最小相沿35微米，这使得高密度I/O荟萃成为可能。玻璃中介层允许创建腔体并将芯片镶嵌其中。关于硅中介层，咱们讹诈芯片-晶圆-基板（CoWoS）时刻，该时刻提供0.4微米的线宽和间距，以及40微米的微凸点间距。关于有机中介层，咱们有两种类型：Shinko9和高档封装X（APX）。Shinko中介层通过在传统有机积层上方添加一层薄膜来提供雅致无比透露。APX是传统的有机中介层，经过多年校正以相沿高密度荟萃。

芯粒想象闭幕

A.

芯粒差别（Chipletization）闭幕

咱们字据图3 (a) 对RTL进行分组，并详细逻辑和内存芯粒的网表。由于芯粒将通过中介层RDL荟萃，咱们讹诈文件3中的I/O驱动器想象，其相沿最大10毫米的传输长度。I/O驱动器基于英特尔高档接口总线 (AIB) 想象，具稀有据传输活水线。因此，芯粒间的荟萃需要一个时钟周期来传输，以相宜更活泼的时序不停。咱们将I/O驱动器插入芯粒网表中。关于内核间荟萃（逻辑-逻辑），咱们在I/O驱动器前插入串行荟萃模块。字据表1中界说的每个中介层想象的最小间距抛弃微凸点。临了，咱们终了领土并生成Liberty模子库，以行为芯粒想象中的硬宏使用。

咱们计较并想象了如表2所示的芯粒占位面积。信号凸点与电源凸点的比例为2:1，以终了高密度的紧凑占位面积。逻辑芯粒的总凸点数高于内存芯粒，因为逻辑芯粒包含不同OpenPiton内核间的荟萃以及内核内（与内存芯粒）的荟萃。

关于不同的中介层材料，玻璃中介层的占位面积宽度和高度最小，因为玻璃中介层想象按次中的微凸点间距为35微米，是比较其他中介层最小的。由于硅和Shinko中介层的凸点间距沟通，两种芯粒的占位面积大小很是，而APX因微凸点间距更大，芯粒占位面积最大。因此，不同中介层材料间逻辑与存储的面积比保抓一致。不外，跟着不同中介层占位面积大小的各异，占位面积密度（%）也有所不同。

B.

芯粒功耗和性能比较

咱们讹诈表II中的占位面积信息，采取商用28nm工艺想象套件（PDK），以Cadence Innovus行为物期许象器用，并衔尾采用的条约鼎新器和I/O驱动器，进行芯粒的布局布线。咱们领先基于微凸点的位置抛弃信号引脚和电源/地（P/G）引脚的I/O引脚。此外，咱们将I/O驱动器行为硬宏抛弃在微凸点位置，以最小化从输入到微凸点焊盘位置的线延伸。咱们允许自动布局引擎抛弃串行化模块，以优化其位置。每个芯粒的最终领土如图5所示。此外，表III提供了各个芯粒的功耗和性能闭幕。在系数想象有筹划中，咱们将逻辑和存储芯粒的宗旨频率建树为700MHz。

从表 III 不错看出，大多数芯粒（chiplet）在 700MHz 下不错正常职责。比较其他中介层（interposer）的芯粒，玻璃中介层的芯粒具有最小的尺寸，因为其凸点间距最小。从图 5 不错看到，尽管硅中介层的凸点间距大于玻璃中介层，但两者的内存芯粒尺寸沟通。这是因为在内存芯粒中，内存宏块是决定芯粒面积的闭幕成分；即使系数 I/O 引脚都不错打发在更小的区域内。因此，系数芯粒的功耗邻近，且其 I/O 驱动器（AIB）功耗在总功耗中占比很小。

咱们不雅察到玻璃与硅中介层中微凸点（micro-bump）的打发情势有所不同。在玻璃中介层中，咱们会将其位置对皆至逻辑芯粒的凸点位置；而在硅中介层中，咱们讹诈系数的封装面积以容纳系数引脚。关于逻辑芯粒而言，硅的微凸点间距较大，因此其面积也更大。比较之下，APX 中介层的芯粒尺寸最大，导致其单位讹诈率更低。总体而言，各式中介层之间的功耗各异不错忽略不计。此外，AIB I/O 驱动器在芯粒总面积和总功耗中所占比重较小。

图5. 咱们中介层想象中使用的芯粒 GDS 布局。尺寸详见表 II，功耗与性能详见表 III。

中介层布局与布线闭幕

在赢得系数中介层的芯粒 GDSII 布局后，咱们使用西门子 Xpedition 器用将其集成到对应的中介层中。每个芯粒包含其尺寸信息和系数 I/O 与电源/地（P/G）引脚的微凸点位置。

A.

中介层芯粒布局方法

在营业器用中，芯粒由其信号和电源/地凸点及芯粒尺寸泄漏。咱们使用 2x4 网格阵列的单位模式分拨信号和电源/地凸点，其中 8 个凸点中 6 个为信号凸点，2 个为 P/G 凸点。该模式会重叠，直到系数 I/O 引脚分拨完成。接着，咱们移除未荟萃的悬空微凸点。临了，为每个微凸点指定顶层网表中的聚积称呼，以确保芯粒之间（inter-tile）和芯粒里面（intra-tile）的荟萃一致，并正确反应在营业器用中。

在为每个芯粒的微凸点指定聚积称呼后，咱们字据不同中介层类型的芯粒间距管理进行布局。在玻璃中介层中，内存芯粒被镶嵌在逻辑芯粒正下方的位置，通过 RDL（重布线层）中的堆叠通孔荟萃，粗略金属层数并镌汰互连长度。这种特有的布局情势充分施展了玻璃中介层芯粒镶嵌的上风。关于双 OpenPiton tile 的情形，第二块 tile 也采取访佛情势抛弃，逻辑芯粒之间的荟萃则字据 chiplet 化与模块分组后 NOC 路由器的位置进行。图 6(a) 涌现了玻璃中介层的布局情势。关于其他中介层（如硅、Shinko 有机中介层、APX 有机中介层），芯粒采取并列抛弃的情势，如图 6(b) 所示，因为这些基板不相沿芯粒镶嵌。

图6. 四个芯粒（两个逻辑芯粒和两个内存芯粒）的鸟瞰布局图。

(a) 在玻璃中介层中，逻辑与内存芯粒为垂直堆叠结构；

(b) 在硅、Shinko 和 APX 中介层中，芯粒仅采取并列布局。横截面结构参见图1。

B.

中介层布线方法

咱们基于表 I 所列材料的中介层规格，想象了复杂的金属堆叠结构，并针对玻璃、硅、有机中介层制定了不同的布线政策。玻璃和硅中介层采取“曼哈顿式”布线，以满足制造法式；有机中介层则采取对角布线情势，以相宜其较大的线宽和受限的布线空间，从而确保最小微凸点间距的保留。咱们使用具有宗旨指示的自动布线，以终了平允比较。此外，咱们通过增多两个金属层来增强电源传输聚积（PDN），其中电源层位于地层上方，以优化信号布线性能。

关于玻璃中介层，咱们引入了穿玻璃通孔（TGV）来终了电源与地的外部荟萃，如图 7(a) 所示。电源与地通过通孔形成平面结构，为芯粒供电。硅中介层使用传统的硅通孔（TSV）从 C4 凸点引入外部电源与地。由于硅中介层的信号布线需要更多金属层，其电源与地层从第 3 层和第 4 层金属运行。有机中介层（Shinko 和 APX）与硅中介层的 PDN 终了情势沟通。图 8 展示了含有 PDN 的最终中介层布局，其尺寸反应了各中介层间的相对关联。

图7. 玻璃与硅中介层的电源分拨聚积（PDN）暗示图。

图8. 中介层布线布局图。每种想象中包括信号与电源/地的系数金属层均已叠加涌现。

C.

中介层布线比较

从表 IV 不错看出，玻璃中介层使用最少的金属层：一层用于横向信号布线，另外两层与垂直堆叠通孔分享，用于 PDN。硅中介层需要寥落的金属层来完成系数荟萃，因为其一起布线都为横向。但由于线宽较窄，硅中介层仍不需要像 Shinko 和 APX 那样增多更多金属层。Shinko 和 APX 的信号布线需要更多金属层来完成。在总线长方面，玻璃中介层因芯粒内荟萃使用堆叠通孔而赢得最短的总布线长度。其他中介层之间的布线长度各异不大，而线宽较厚导致需要绕线，从而增多总线长。玻璃中介层在最短、平均和最长布线长度方面发达最好，这收货于堆叠布局的上风。

中介层中的通孔数目与所使用的金属层数运筹帷幄。因此，APX 使用的通孔数目最多。在芯粒占大地积方面，玻璃中介层由于芯粒堆叠而赢得最小面积。其他中介层的尺寸则取决于金属层厚度和芯粒间距。Shinko 和 APX 中介层的面积更大，因为在线宽不及和微凸点间距与通孔焊盘间布线轨说念不及的情况下，需要寥落的空间来布线。综上，玻璃中介层在资本更低、布线更短和面积更小方面具有显著上风。

中介层可靠性分析闭幕

A.

中介层信号与电源完好意思性分析方法

咱们为驱动端与接受端的 I/O 驱动器设立了中介层的传输线模子。领先，产生一个反服气号行为 I/O 驱动器，从中介层布线发送信号，最终到达接受端。所选 I/O 驱动器大小为 x128，输出阻抗为 47.4Ω，与文件 3 保抓一致。中介层传输模子通过 HyperLynx Advance Solver 生成，并导出为 SPICE 网表，用于时序与功耗仿真。接着，咱们使用自建的 SPICE 模子（包括 I/O 驱动器与中介层电路模子）进行时序与功耗分析。

在信号完好意思性方面，咱们索要中介层想象中最长的聚积透露偏执相邻的两个聚积。最长的聚积视为受害透露（victim net），其两侧透露视为膺惩透露（aggressor nets）。咱们索要包含三条聚积的中介层布局，使用西门子 HyperLynx Advance Solver 器用生成 S 参数模子，并在 Keysight ADS 中导入 S 参数以生成眼图。仿真设定的数据速度为 0.7Gbps，I/O 阻抗为 50Ω，探究接受芯粒引脚寄生参数。

在电源完好意思性方面，咱们讹诈 HyperLynx Advance Solver 器用从中介层布局中生成 PDN（电源分拨聚积）阻抗轮廓。PDN 阻抗仿真实频率鸿沟为 10? 到 10? Hz。此外，咱们还通过索要 PDN 的 S 参数，并与 125MHz 的集成电压篡改器荟萃，进行功率瞬态仿真，以测量电压跌落及各类中介层的相识时间。

B.

中介层信号与电源完好意思性比较

咱们从中介层布局中索要最长聚积的 S 参数，并为系数中介层生成眼图。从图 9 可见，由于布线最短，玻璃中介层的眼图最宽，眼宽为 1.401ns，眼高为 0.853V；而硅中介层因布线较长、聚积需穿越多个金属层，其眼图最窄。由于硅中介层仅使用两层金属层，导致布线受限且长度增多。APX 与 Shinko 的眼图则比硅更宽，电压水平略有各异，总体可以为相称；不外由于布线更长，APX 的眼图电压较低。

图9. 各类中介层在最差受害聚积（worst-case victim nets）下的眼图对比。

咱们在不同中介层材料中以固定 PDN 密度（采取平面型 PDN）分析 PDN 阻抗，闭幕见图 10。玻璃中介层由于其较高的金属/介电比和较厚的金属层，具有最低阻抗；硅中介档次之；APX 与 Shinko 的阻抗更高。这种阻抗特质与电容访佛，在高频下发达为更低的阻抗。在 125MHz 的切换频率下，咱们对系数中介层的内存芯粒输入功耗进行功率瞬态和电压跌落分析。玻璃中介层展现出最快的相识时间和最低的电压跌落，这归功于其出色的 PDN 阻抗特质。玻璃中介层的系统总功耗最低，尽管仍高于 2D 单片集成电路。

图10. 不同类型中介层的 PDN 阻抗特质对比图。

C.

中介层热可靠性分析闭幕

为进行中介层热分析，咱们领先使用 Ansys Redhawk 为每个芯粒设立芯粒热模子（CTM），包括基于 tile 的功耗与金属密度图。随后，咱们将分层功耗图整合入 Ansys CPS 器用中，生成 8x8 的热源功率密度图。在 Ansys IcePak 中，咱们使用粗粒度的 tile 模子通盘中介层系统，包括基板、RDL、微凸点以及芯粒。咱们将热源分拨至倒装芯粒的底面及镶嵌芯粒的顶部，从而遮掩封装与芯粒的热分析。最终，分析过程中空气流速建树为最低 0.1 m/s，确保芯片在无主动散热（如散热片）条目下仍能保管在合理职责温度鸿沟内。

咱们对系数中介层材料的热漫衍进行了分析。如图 11 所示，玻璃中介层的内存芯粒温度较其他中介层略高，仅次于 APX。这是因为镶嵌式芯粒的热量只可通过 TGV 朝上导热至顶层 RDL。而在 APX 中介层中，由于材料属性闭幕热传导，其内存与逻辑芯粒的温度最高。玻璃中介层的逻辑芯粒由于不错通过空气散热，其温度较低。除 APX 外，其他中介层的逻辑芯粒温度各异不大。玻璃中介层的逻辑与内存芯粒最高温度分别为 31.7°C 与 27.5°C。其他中介层内存芯粒温度约为 23.3°C，而有机材料的 APX 由于其介电材料的热性能最差，散热效率最差。

图11. 芯粒热漫衍对比图。咱们的热分析涵盖每种中介层材料下的芯粒与中介层骨子。

论断

咱们提倡了一种基于玻璃中介层的 5.5D IC 芯粒集成有筹划，衔尾芯粒与中介层协同想象，并对其芯粒 PPA（性能、功耗、面积）、中介层布线、信号与电源完好意思性以及热漫衍进行全面分析，并与主流硅中介层及有机中介层进行比较。运筹帷幄标明，玻璃中介层在布线长度更短、芯粒面积更小以及信号与电源完好意思性更优等方面，相较于传统的 2.5D 中介层具有显耀上风。此外，咱们建议合理进行芯粒分区想象，以保证镶嵌式芯粒在职责温度鸿沟内正常运行。

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